一種三維功率VDMOS器件及其集成方法

一、成果基本信息

二、成果簡(jiǎn)介

    本發(fā)明以解決現(xiàn)有技術(shù)的VDMOS器件采用平面集成工藝存在的器件面積隨著電流容量增大而增大，嚴(yán)重影響功率系統(tǒng)的集成度，同時(shí)信號(hào)延遲時(shí)間及互連線功耗比重也將越來(lái)越大等技術(shù)問(wèn)題。本發(fā)明的技術(shù)方案是設(shè)計(jì)一種三維功率VDMOS器件及其集成方法，它包括功率單元和芯片層，所述芯片層有二個(gè)以上，每個(gè)芯片層上均勻分布有二個(gè)以上的功率單元，每個(gè)功率單元外圍設(shè)置有獨(dú)立的終端，每個(gè)功率單元外圍設(shè)置有層間導(dǎo)電互連的TSV通孔，各個(gè)芯片層堆疊在一起形成三維功率VDMOS器件。所述功率單元外圍設(shè)置有散熱的TSV通孔。每個(gè)芯片層之間有絕緣介質(zhì)層，所述絕緣介質(zhì)層為二氧化硅。各個(gè)芯片層間的空隙處有填充膠。所述的各個(gè)功率單元外圍都設(shè)置有獨(dú)立的終端，所述終端為場(chǎng)限環(huán)結(jié)構(gòu)。TSV通孔上方設(shè)有凸點(diǎn)。所述三維功率VDMOS器件采用雙層金屬布線結(jié)構(gòu)。

特別聲明

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